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무선 비디오 전송에 대응하는 클록 신호를 발생하는 방법, 장치 및 시스템Ⅱ

CCTV뉴스l승인2009.08.04 00:00:00

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무선 통신은 과거 수십 년 동안 급속히 발전해왔다. 고성능 고 대역폭의 무선 통신 설비가 제조되는 오늘날조차도, 더 높은 대역폭의 훨씬 더 높은 고성능에 대한 수요가 존재한다. 많은 가정집에서, 고정된 포인트에 위치해 있는 셋 탑 박스(STB)에서 케이블 또는 위성 링크를 통해 비디오 신호를 수신한다.

많은 경우, 이 STB로부터 적어도 수 미터 떨어진 거리의 위치에 스크린이나 프로젝터를 설치하는 것이 바람직하다. 이러한 경향은 평판형 스크린 디스플레이, 예를 들어 플라즈마 또는 액정 디스플레이(LCD) 텔레비전을 벽에 걸 때 더욱 일반화되어 가고 있다. 케이블을 통한 이러한 디스플레이 또는 프로젝터와 STB와의 연결은 일반적으로 심미적인 이유 또는 설치의 편리성에서 바람직하지 않다.

그러므로 STB로부터 스크린으로의 비디오 신호의 무선 통신이 바람직하다. 비디오 신호는 픽셀 비디오 클록에 따라 비디오 프레임의 픽셀을 디스플레이 할 수 있다. 비디오 디스플레이는 비디오 제어 신호, 예를 들어 수평 동기 신호, 수직 동기 신호 또는 동기 온 그린 신호를 사용하여 비디오 픽셀 클록과 픽셀의 픽셀 레이트 사이를 동기화할 수 있다. 다음은 이스라엘의 아미몬 리미티드사로부터 공개 된 기술이다.

  

도 2. 클록 발생기의 개략도

도 2를 참조하면, 클록 발생기(200)를 개략적으로 도시하고 있다. 클록 발생기(200)는 동기 신호(204)에 기초하여 픽셀 클록 신호(202)를 발생할 수 있다. 또한 클록 발생기(200)는 클록 발생기(136)(도 1)의 기능을 수행할 수 있다. 여기에 동기 신호(204)는 동기 신호(134)(도 1)를 포함할 수 있고, 또는 픽셀 클록 신호(202)는 픽셀 클록 신호(140)(도 1)를 포함할 수 있다.

픽셀 클록 신호(202)는 비디오 프레임의 픽셀 레이트에 대응하는, 전술한 바와 같이, 데이터(106)의 픽셀 레이트(도 1)에 대응하고, 클록 레이트 74.25Mhz를 가질 수 있다. 동기 신호(204)의 레이트는, 전술한 바와 같이 동기 신호(204)가 비디오 프레임의 SOF에 동기화되면, 비디오 프레임의 레이트, 60Hz에 대응할 수 있다. 따라서 픽셀 클록 신호(202)의 클록 레이트는 후술하는 바와 같이, 동기 신호(204)의 주파수와 비교하여 상대적으로 높을 수 있다.

클록 발생기(200)는, 후술하는 바와 같이, 동기 신호(204)에 동기화된 중간 클록 신호(210)를 발생하기 위한 제1 클록 발생 모듈(206) 및 상기 중간 클록 신호(210)에 동기화된 픽셀 클록 신호(202)를 발생하기 위한 제2 클록 발생 모듈(208)을 포함할 수 있다.

일부의 예시적인 실시예에서, 클록 발생 모듈(206)은, 도 3을 참조하여 후술되는 바와 같이, 신호(204) 및 시스템 클록(201)으로부터 수신된 시스템 클록 신호(212)에 기초하여 신호(210)를 생성하기 위한 디지털 위상고정루프(PLL)를 포함할 수 있다. 클록 발생 모듈(208)은 신호(210)에 기초하여 신호(202)를 발생하기 위해, 예를 들어, 아날로그 PLL을 포함할 수 있다. 일례에서, 시스템 클록 신호(212)는 200MHz의 시스템 클록 레이트 또는 임의의 다른 적절한 클록 레이트를 가질 수 있다.

픽셀 클록 신호(202)의 클록 레이트는 중간 클록 신호(210)의 중간 클록 레이트 보다 N배 더 높을 수 있다. 또한 픽셀 클록 신호(202)의 클록 레이트는 중간 클록 레이트보다 적어도 10배 더 높을 수 있으며, 혹은 40배 더 높을 수 있다. 중간 클록 신호(210)의 중간 클록 레이트는 동기 신호(204)의 주파수보다 M배 이상 더 높을 수 있다. 따라서, 픽셀 클록 레이트(202)의 클록 레이트는 동기 신호(204)의 주파수보다 MxN 더 높을 수 있다. 예를 들어, 픽셀 클록 신호(202)는 동기 신호(204)의 2개의 연속적인 펄스 사이에서 MxN 펄스를 포함할 수 있다.

적 MxN은 전술한 바와 같이, 동기 신호(204)가 비디오 프레임의 SOF에 동기 하면, 데이터의 비디오 프레임(도 1) 내의 픽셀의 수에 대응할 수 있다. 하나의 비제한적인 예에서, 동기 신호(204)는 60Hz의 주파수를 가질 수 있고, 픽셀 클록 신호(202)의 클록 레이트는 74.25MHz일 수 있으며, 적 MxN은 74.25MHz/ 60Hz=1,237,500과 동등할 수 있다.

모듈(206)의 디지털 PLL보다 더 정확할 수 있는 모듈(208)의 아날로그 PLL에 의한 신호(204)의 대부분의 곱을 실행하는 것이 이로울 수 있기 때문에, M에 대한 최소값과 N에 대한 최대값을 구현하는 것이 이로울 수 있다. 그렇지만, 모듈(208)의 아날로그 PLL은, M이 적어도, 106/60쩁 16,667을 가지는 것을 요구하기보다는, 신호(210)가 적어도 최소의 클록 레이트, 예를 들어 1MHz를 가질 것을 요구할 수 있다.

  

도 3. 클록 발생 모듈을 포함하는 클록 발생기의 개략도

도 3을 참조하면, 디지털 PLL(301)을 포함하는 클록 발생기(300)를 개략적으로 도시하고 있다. 이 기술의 실시예가 이 관점에 제한되지는 않지만, 일부의 예시적인 실시예에서, 클록 발생기(300)는 클록 발생기(200)(도 2)의 기능을 수행할 수 있다.

디지털 PLL(301)은 후술하는 바와 같이, 시스템 클록 신호(338) 및 동기 신호(336)에 기초하여 중간 클록 신호(308)를 발생하기 위한 디지털 클록 발생 모듈(302)을 포함할 수 있다. 디지털 PLL(301)은 클록 발생 모듈(306)(도 2)의 기능도 수행할 수 있다. 중간 클록 신호(308)는 중간 클록 신호(210)(도 2)를 포함 할 수 있고, 시스템 클록 신호(338)는 시스템 클록 신호(212)(도 2)를 포함하며, 또는 동기 신호(336)는 후술하는 바와 같이, 동기 신호(204)(도 2)에 대응하거나 기초할 수 있다.

중간 클록 신호(308)는 픽셀 클록 신호(306)를 발생할 수 있는 클록 발생 모듈(304)에 제공될 수 있다. 한편 클록 발생 모듈(304)은 클록 발생 모듈(208)(도 2)을 포함할 수 있고, 픽셀 클록 신호(306)는 픽셀 클록 신호(202)(도 2)를 포함할 수 있다.

디지털 클록 발생 모듈(302)은 후술하는 바와 같이, offset으로 표시된 오프셋 값을 유지하기 위해 오프셋 레지스터(310) 및 카운터(316)의 값에 기초하여 클록 신호(308)를 발생하기 위한 카운터(316)를 포함할 수 있으며, 카운터(316)의 값에 오프셋 값을 가산하기 위한 가산기(314)를 포함할 수 있다.

오프셋 값은 시스템 클록(338)의 주기마다 카운터(316)의 값에 가산될 수 있다. 카운터(316)는 카운터(316)의 값에 기초하여 클록 신호(308)를 발생할 수 있다. 오프셋 값은 분수, 0과 1 사이의 값을 포함할 수 있으며, 클록 신호(308)는 카운터(316)의 최상위 비트(MSB)를 포함할 수 있다. 따라서, Fdig로 표시된 클록 신호의 레이트와 Fs로 표시된 시스템 클록(338)의 레이트 사이의 관계는 오프셋 값에 의해 표시될 수 있으며, 예를 들어 다음과 같다:

수학식 1
 Fdig = FS * offset/2


오프셋 값이 0.25이면, 클록(308)의 레이트는 시스템 클록(338)의 레이트보다 8배 느릴 수 있다.

디지털 클록 발생 모듈(302)은 동기 신호(336)에 동기하여 신호(308)를 발생할 수 있다. 동기 신호(330)는 후술하는 바와 같이, 동기 신호(330) 및 비디오 프레임의 SOF에 동기화될 수 있다. 또한 동기 신호(330)는 동기 신호(204)(도 2)와 비디오 프레임의 SOF를 포함할 수 있다. 신호(330)의 각각의 펄스는 비디오 프레임의 SOF를 나타낼 수 있고, FSOF로 표시된 신호(330)의 레이트는 후술하는 바와 같이, 비디오 프레임에 대응할 수 있다. 따라서, 전술한 바와 같이, 신호(308)의 레이트와 신호(330)의 레이트 사이의 레이트 M은 다음과 같이 결정될 수 있다:

수학식 2
M = Fdig/FSOF = (FS*offset/2)FSOF = L*Offset/2


여기서, L은 2개의 SOF 인디케이션 사이의 시스템 클록(338)의 펄스 수를 나타내며, 예를 들면 다음과 같다:

수학식 3
L = FS/FSOF


따라서, 오프셋 값은 다음과 같이 결정될 수 있다:

수학식 4
offset = 2*M/L = 2*M*FSOF/FS


클록 발생기(300)의 하나 이상의 파라미터, 오프셋 값은 후술하는 바와 같이, 수신된 비디오 전송, 비디오 전송(120)(도 1)의 비디오 포맷, 프로토콜 또는 표준에 기초하여 결정될 수 있다.

클록 발생기(도 3)의 하나 이상의 파라미터는 수신된 비디오 전송, 비디오 전송(120)(도 1)의 비디오 포맷, 프로토콜 또는 표준에 대응하는 포맷 정보에 기초하여 결정될 수 있다. 또한 전송(120)(도 1)의 헤더는 도 1을 참조하여 전술한 바와 같은, 포맷 정보를 포함할 수 있다.

클록 발생기 일부의 예시적인 실시예에서, M 및 N의 값은 수신된 포맷 정보에 따라 결정될 수 있다. 클록 발생기(300)는 하나 이상의 미리 정해진 비디오 포맷에 대응하는 M 및 N의 하나 이상의 미리 정해진 세트를 포함할 수 있다. 또한 클록 발생기(300)는 포맷 정보에 기초하여 한 세트의 M 값 및 N 값을 선택할 수 있다. L의 값은 시스템 클록 레이트 및 동기 신호(330)의 SOF에 기초하여, 식 3에 따라 결정될 수 있으며, 오프셋 값은 식 4에 따라 결정될 수 있으며, 오프셋 값은 오프셋 레지스터(310)에 제공되며, 카운터(316)는 신호(308)를 발생하도록 인에이블 될 수 있다.

식 3에 따른 계산에 기초하여 L의 값을 결정하는 것에 의해 여기에 개시되어 있지만, 다른 실시예는 다른 적절한 방식으로 예를 들어 L의 값을 선택(measuring)함으로써, L의 값을 결정하는 것을 포함할 수 있다.

일례에서, 전송(120)(도 1)의 비디오 데이터는 60Hz의 비디오 프레임을 가지는 720p 표준에 따라 포맷될 수 있다. M 및 N의 값은 M = 123,750 및 N = 10으로 설정될 수 있다. 시스템 클록(338)은 100MHz의 레이트를 가질 수 있다. 따라서, L의 값은 예를 들어 L = 100e6/60 = 1.667e6 일 수 있다. 그러므로 오프셋 값은 offset = 2M/L = 2*123.750/1.667e6= 0.1485가 되도록 결정될 수 있다.

L의 값의 계산은, L의 값이 동기 신호(330)에 기초하기 때문에, L의 값이 고정 소수점 값(fixed-point value)으로 표시되기도 하며 정확하지 않을 수 있다. PLL(301)은 신호(330)와 피드백 클록 신호 사이의 관계에 기초하여 오프셋 값을 조정함으로써 신호(308)를 조정하기 위한 조정기를 포함할 수 있다.

또한 피드백 클록 신호는 신호(306)를 포함할 수 있다. 조정기(324)는 신호(306)와 신호(330) 사이의 관계에 기초하여 오프셋 값을 조정할 수 있다. 신호(306)의 클록 펄스의 수는 신호(330)의 각각의 2개의 SOF 인디케이션 사이일 수 있으며, 포맷 정보에 대응하는 미리 정해진 픽셀 클록 레이트와 비교될 수 있다. 오프셋 값은 신호(306)의 클록 펄스의 수와 포맷 정보에 대응하는 미리 정해진 픽셀 클록 레이트 사이의 차이에 기초하여 증가 및 감소될 수 있다.

피드백 클록 신호는 신호(308)를 포함할 수 있으며, 오프셋 값은 신호(306)의 레이트가 다음 비디오 프레임에서 미리 정해진 픽셀 클록에 대응할 수 있도록 조정될 수 있다. 조정기(324)는 위상 검출기(332) 및 루프 필터(334)를 사용하여 구현될 수 있으며, 임의의 다른 적절한 구현을 포함할 수 있다.
 


<다음호에 계속>
<김현경 기자>

 

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