많은 경우, 이 STB로부터 적어도 수 미터 떨어진 거리의 위치에 스크린이나 프로젝터를 설치하는 것이 바람직하다. 이러한 경향은 평판형 스크린 디스플레이, 예를 들어 플라즈마 또는 액정 디스플레이(LCD) 텔레비전을 벽에 걸 때 더욱 일반화되어 가고 있다. 케이블을 통한 이러한 디스플레이 또는 프로젝터와 STB와의 연결은 일반적으로 심미적인 이유 또는 설치의 편리성에서 바람직하지 않다. 그러므로 STB로부터 스크린으로의 비디오 신호의 무선 통신이 바람직하다.
비디오 신호는 픽셀 비디오 클록에 따라 비디오 프레임의 픽셀을 디스플레이 할 수 있다. 비디오 디스플레이는 비디오 제어 신호, 예를 들어 수평 동기 신호, 수직 동기 신호 또는 동기 온 그린 신호를 사용하여 비디오 픽셀 클록과 픽셀의 픽셀 레이트 사이를 동기화할 수 있다. 다음은 이스라엘의 아미몬 리미티드사로부터 공개 된 기술이다.
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도4. 클록 발생기 구성의 개략도
도 4를 참조하면, 하나의 예시적인 실시예에 따라 클록 발생기 구성(400)을 개략적으로 도시하고 있다. 클록 발생기(400)는 클록 발생기(300)의 기능을 수행할 수 있다. 클록 발생기(400)는 동기 신호(408)에 동기화될 수 있는 픽셀 클록 신호(406)를 발생할 수 있다.
클록 발생기(400)의 하나 이상의 요소는 아날로그 도메인(analog domain)(404)에서 구현될 수 있으며, 클록 발생기(400)의 하나 이상의 요소는 상세히 후술하는 바와 같이, 디지털 도메인(404)에서 구현될 수 있다. 도메인(402)은 위상 검출기(410) 및 아날로그 PLL(412)를 포함할 수 있으며, 도메인(404)은 스타트업 유한 상태 머신(FSM), 록 모듈(422), 2차 루프 필터(414), 및 수치 제어 발진기(NCO)(416)를 포함할 수 있다.
위상 검출기(410)는 제산기(424), 픽셀 카운터(426), 픽셀 프레임 레지스터(428) 및 부호 없는 감산기(unsigned subtractor)(430)을 포함할 수 있다. 제산기(424)는 2로 나누어지는 고정 제산기를 포함할 수 있다. 픽셀 카운터(426)는 신호(406)를 클록으로서 사용하여, 신호(408)의 연속적인 펄스들의 픽셀 클록의 수를 카운트할 수 있다. 픽셀 프레임 레지스터(428)에는 전송(120)(도 1)의 포맷 전송에 기초하여, 프레임당 픽셀의 수를 나타내는 상수값이 로딩될 수 있다.
신호(408)가 활성 상태이면, 감산기(430)는 픽셀 프레임 레지스터(428)의 값과 픽셀 카운터(426)의 값 사이의 차이에 대응하는 위상 에러(432)를 제공할 수 있다. 루프 필터(414)는 K1 및 K2로 표시된, 제1 및 제2 필터 계수, 예를 들어 K1=3 및 K2=4에 기초하여 위상 에러(432)를 필터링할 수 있다.
또한 NCO(416)는 Fd로 표시된 주파수를 가지는 디지털 클록 신호(417)를 발생할 수 있으며, 예를 들면 다음과 같다.
수학식 5
여기서, Ndvco는 누산기 비트의 수를 나타내고, K0는 초기 주파수를 나타내고, Δ는 K0에 적용되는 조정 주파수를 나타내며, 예를 들어 offset = K0 + Δ이다. K0의 값은 표 1에 열거된 바와 같이, 전송(120)(도 1)의 포맷 전송에 기초하여 결정될 수 있다.
MSB 감산기(418)는 중간 클록 신호(419)를 발생하기 위해 NCO(416)의 MSB를 감산 한다.
록 모듈(422)은 PLL 록 동기가 록킹되었을 때, 록 PLL 신호(423)를 어서팅 할 수 있다. 스타트업 FSM(420)은 임의의 적절한 상태 머신 알고리즘(state-mahcine algorithm)을 사용하여 도메인(404) 요소의 동작을 제어할 수 있다.
도 4를 다시 참조하면, PLL(412)은 임의의 적절한 아날로그 PLL, TSMC Macro - Cell PG13E3G-201a, 400Mhz PLL; CYPRESS CY22150 PLL 등을 포함할 수 있다. 클록 발생기(400)의 하나 이상의 파라미터는 전송(120)(도 1)의 포맷 정보에 따라, 수신된 비디오 프레임의 포맷에 따라 정해질 수 있으며, 표1을 참조하여 설명한다.
표1
여기서, N0는 PLL(412)에 대한 PLL-포스트 제산기 파라미터를 나타내고, FVCO는 포스트 제산 전의 PLL(412)의 전압 제어 발진기(VCO)) 주파수를 나타내며, Fref는 PLL(412)의 입력의 주파수를 나타낸다.
도 5. 픽셀 클록을 발생하는 방법에 대한 개략적 흐름도
도 5를 참조하면, 일부의 예시적인 실시예에 따라 픽셀 클록 신호를 발생하는 방법이 개략적으로 도시되어 있다. 본 기술의 실시예가 이 관점에 제한되지는 않지만, 일부의 예시적인 실시예에서 도 5의 방법에 있어서의 하나 이상의 동작은 무선 비디오 전송, 전송(120)(도 1)에 기초하여, 클록 픽셀 신호, 클록 픽셀 신호(140)(도 1)를 발생하기 위해, 시스템, 시스템(100)(도 1), 전송기, 전송기(104)(도 1), 수신기, 수신기(128)(도 1), 또는 클록 발생기, 예를 들어 클록 발생기(136)(도 1)에 의해 구현될 수 있다.
블록(502)에 표시된 바와 같이, 방법은 비디오 프레임을 나타내는 데이터 및 비디오 프레임의 시작을 나타내는 동기 신호를 포함하는 무선 비디오 전송을 수신하는 단계를 포함한다. 수신기(128)(도 1)는 동기 신호(118)(도 1)를 포함하는 전송기(104)(도 1) 전송(120)(도 1)을 수신할 수 있다.
또한 블록(504)에 표시된 바와 같이, 방법은 동기 신호에 동기화되는 픽셀 클록 신호를 발생하는 단계를 포함할 수 있으며, 픽셀 클록 신호의 클록 레이트는 비디오 프레임의 픽셀 레이트에 대응한다. 클록 발생기(136)(도 1)는 픽셀 클록 신호(140)(도 1)를 발생할 수 있다.
한편, 블록(506)에 표시된 바와 같이, 비디오 전송의 비디오 포맷, 프로토콜 또는 표준에 기초하여, 클록 발생기의 하나 이상의 파라미터를 결정하는 단계를 포함할 수 있다. 블록(508)에 표시된 바와 같이, 방법은 M, N 및/또는 L의 값을 결정하는 단계를 포함할 수 있다. 클록 발생기(136)는 전송(120)(도 1)의 포맷 전송에 기초하여 M, N 및/또는 L의 값을 결정할 수 있으며, M, N 및/또는 L의 값에 기초하여 오프셋 값을 결정하는 단계를 포함할 수 있다.
또 다른 블록(512)에 표시된 바와 같이, 방법은 동기 신호에 동기화된 중간 클록 신호를 발생하는 단계를 포함한다. 중간 클록 신호의 중간 클록 레이트는 픽셀 레이트보다 더 느릴 수 있다. 예를 들어, 클록 발생 모듈(206)(도2)은 전술한 바와 같이, 중간 신호(210)(도 2)를 발생할 수 있다.
블록(514)에 표시된 바와 같이, 방법은 또한 중간 클록 신호에 기초하여 픽셀 클록 신호를 발생하는 단계를 포함할 수 있다. 클록 발생 모듈(208)(도 2)은 전술한 바와 같이, 중간 클록 신호(210)에 기초하여 픽셀 클록 신호(202)(도 2)를 발생할 수 있다.
블록(519)에 도시된 바와 같이, 방법은 또한 픽셀 클록 신호에 기초하여 하나 이상의 출력 제어 신호를 발생하는 단계를 포함할 수 있다. 예를 들어, 수신기(128)(도 1)는 픽셀 클록 신호(140)(도 1)에 기초하여, Hsync 신호, Vsync 신호 및 임의의 다른 신호를 발생할 수 있다.
일부의 실시예는 특정한 어플리케이션에 적합할 수 있는 바대로 또는 특정한 설계 요건에 따라 소프트웨어, 하드웨어 또는 소프트웨어 및 하드웨어의 조합에 의해 구현될 수 있다.
전체적으로 또는 부분적으로 서로 별개일 수 있거나 조합된 것일 수 있는 유닛, 서브-유닛을 포함할 수 있으며, 특정한 다목적 또는 범용의 프로세서, 또는 종래의 기술에 공지되어 있는 장치를 이용하여 구현될 수 있다.
특정한 실시예의 동작을 용이하게 할 수 있도록 하기 위해 데이터의 일시적 저장 또는 장기간 저장을 위한 버퍼, 레지스터, 저장 유닛 및 메모리 유닛을 포함할 수 있다.
<김현경 기자>
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