[CCTV뉴스=이나리 기자] 본 글에서는 도쿄 일렉트론(Tokyo Electron)의 상용 LP-CVD(Low-Pressure, Hot-wall Chemical Vapor Deposition) 리액터를 사용해 사전 성장(pre-growth etching) 식각시간의 영향을 살펴본다.

식각시간을 통상적으로 사용하는 시간의 3배까지 늘려봤다. 광발광(Photoluminescence)이나 광학적 검사 결과를 보면 식각시간과 결함 밀도 사이에 명확한 상관관계가 있다는 것을 알 수 있다. 또 수은탐침 CV와 FT-IR 측정에서는 식각시간이 도핑 농도와 두께에 어떤 영향을 미치는지 살펴봤다.

실리콘 카바이드(SiC)는 밴드갭이 넓고, 항복 전기장과 열 전도성, 캐리어 포화 속도가 높기 때문에 고전력, 고온, 고주파 같은 혹독한 조건에서 사용하기 적합한 반도체 소재다. 최근 들어 상용급 4H-SiC 단결정 웨이퍼가 결정구조의 완전성이 괄목할 만하게 향상됐음에도 불구하고 이들 웨이퍼의 결함 비율은 여전히 높다.

이는 웨이퍼에서 에피택시 층으로 복제(Replication)해 디바이스 제조를 아주 어렵게 만들기 때문이다. SiC는 에너지 밴드갭이 넓고 진성 캐리어 농도가 낮으므로 실리콘보다 훨씬 더 높은 온도로 반도체 동작을 유지할 수 있다. 따라서 SiC 반도체 디바이스는 실리콘보다 훨씬 더 높은 온도로 동작할 수 있다.

SiC는 항복 전기장이 높고 열전도성이 높을 뿐 아니라 더 높은 접합부 온도로 동작함에 따라 SiC 디바이스로 높은 전력 밀도와 효율을 달성할 수 있다. 또 SiC 웨이퍼 품질이 대대적으로 향상되고 디바이스 기술이 발전되면서 Si 디바이스에 비해 훨씬 더 성능이 우수한 고전압 SiC 쇼트키 배리어 다이오드(SBD)와 전계 효과 트랜지스터(FET) 제품이 등장할 수 있게 됐다. 더불어 블로킹 전압이 19kV에 이르는 PiN 정류기, 항복 전압이 1.5kV 이상에 이르는 쇼트키 다이오드, 항복 전압이 1kV에 이르는 MOSFET 같은 제품도 등장했다.

기판 소재의 품질은 일반적인 반도체 기술에서 중요시 되지만 SiC 디바이스에서는 특히 더 중요하다. 기계적으로 거칠고 산화된 부분을 포함하고 표면이 비균질한 웨이퍼를 사용한다면 재결합 증가 등으로 디바이스 성능을 떨어트리거나 작동 중에 예기치 않은 동작을 일으킬 수 있다. 즉, 기계적으로 폴리싱한 SiC 웨이퍼는 손상을 일으키기 쉽고 높은 비율의 스크래치를 일으킨다.

또 에피택시 성장에 앞서 표면을 적절히 준비하면, 서브스트레이트 상의 표면 결함을 줄일 수 있다. 우수한 품질의 에피택시 층을 키우기 위해서는 이 과정이 매우 중요하다. 특히 수소 에칭을 사용하면 수백 나노미터 크기의 덩어리 물질을 제거할 수 있어 효과적이다.

S. 수바치(S. Soubatch) 외 연구자들은 1400~1600℃ 온도 범위에서 축상(on-axis) 수소(H2) 기상 식각이 4H-SiC(0001) 웨이퍼의 표면 형태와 구조에 어떤 영향을 미치는지 연구했다. 1600℃의 고온일 때는 두 가지 식각 메커니즘이 작용한다. 이는 스텝 유동 식각과 스크류 전위 같은 구조적 결함의 식각이다. 등거리 스텝으로 이뤄진 영역을 분석했을 때 가장 우수한 표면 형태는 1400℃일 때 달성된다.

C. 할린(C. Hallin) 외 연구자들은 수소와 수소-프로판 식각 시스템을 사용해서 4H-와 6H-SiC 서브스트레이트 표면 예비에 관해 연구했다. 4H 축상 표면은 큰 스텝 형성과 큰 에치 피트(구덩이)를 나타내면서 더 불규칙했는데, 이것은 결함 부위에서 높은 강도의 식각으로 인한 것이다. 또 표면과 결정 입계(Grain boundaries)와 평행인 마이크로 튜브가 커지면서 마이크로 파이프와 여타의 전위가 표면을 관통하는 부위에서 삼각형 형태의 에치 피트가 형성됐다.