래티스, ispLEVER 7.2 버전 FPGA 디자인 툴 수트 발표
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래티스, ispLEVER 7.2 버전 FPGA 디자인 툴 수트 발표
  • 가순필
  • 승인 2009.03.12 00:00
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3Gbps SERDES가 포함된 최저가 FPGA



래티스 반도체는 대략 30%정도의 시간을 줄이는 고성능의 향상된 P&R 알고리즘을 제공하는 ispLEVER 7.2 버전 FPGA 디자인 툴 수트를 발표했다. ispLEVER 7.2 소프트웨어는 또한 현재 래티스 ECP2와 래티스 ECP2M FPGA군을 위한 래티스의 '클록 부스팅'을 지원하고 있다. '클록 부스팅'은 FMax에 어떤 부가적인 사용자의 입력 없이 최대 5%까지 증가시킬 수 있다.

ispLEVER 7.2버전은 성능 향상뿐만 아니라, 부가적인 컨트롤, 분석 그리고 작업 흐름과 함께 디자이너들의 생산성 향상을 지속시키고, 최근 출시된 시놉시스의 Synplify Pro의 고급 FPGA 통합 솔루션도 제공한다.래티스 반도체의 소프트웨어 프로덕트 플래닝 매니저 마이크 켄드릭은 "ispLEVER 디자인 툴은 FPGA 디자이너들의 니즈를 만족시키기 위해 계속 발전하고 있다"고 말하며, "최근 출시된 소프트웨어 디자인 툴 수트는 성능 및 유용성 그리고 툴 조절 향상 등의 많은 기능을 포함한다"고 설명했다.

혁신적인 새로운 공간과 경로 기능을 사용한 ispLEVER 소프트웨어는 디자인을 분석할 수 있고, 디자인 토폴로지에 가장 적합한 알고리즘을 자동적으로 선택할 수 있다. 예를 들면, 라우팅 컨제션이 야기될 수 있는 패턴을 가진 디자인의 경우, 이 툴은 자동적으로 더 짧은 시간 안에 더 좋은 결과를 찾는데 적합한 알고리듬을 자동적으로 선택한다. 이 경우, 선택된 알고리듬은 30%까지 런타임을 줄일 수 있다.

적당하게 컨스트레인된 클록 도메인과 크로스 도메인 데이터 패스는 오늘날의 멀티 클록 디자인의 타이밍에 크리티컬하다. Trace static 타이밍 분석 리포트는 '클락 도메인 분석' 섹션을 현재 포함하고 있다. 이것은 디자인 안에 클락 도메인 성능을 이해하는데 매우 유용하다. 게다가 ispLEVER 7.2 툴 수트는 글로벌 셋/리셋 라우팅을 사용하는 더 많은 유저 컨트롤을 제공한다. 이것은 라우팅 필요조건을 요구하는 디자인을 위해 향상된 라우팅 성능을 갖게 해준다.

또한 이번 발표에서 프로젝트 내비게이터(Project Navigator)에 의한 메시지는 마우스 클릭 한번으로 사용자가 가장 좋아하는 에디터에 해당 라인이 자동으로 오픈 되어 찾아 낼 수 있다. 결국 소스 파일은 디자인 툴간의 파일 공유를 쉽게 해주는 리스트 파일을 이용하는데 매우 중요하다.

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